總結數字電路設計的一般方法？我無論是西北工業大學計算機學院微電子學研究所，現在是微電子學研究所的研一學生，專業方向是數字集成電路設計。在研一上學期，正式完全掌握了數字集成電路后端偏文科類設計方法，本篇

總結數字電路設計的一般方法？

我無論是西北工業大學計算機學院微電子學研究所，現在是微電子學研究所的研一學生，專業方向是數字集成電路設計。在研一上學期，正式完全掌握了數字集成電路后端偏文科類設計方法，本篇學術素養課程報告主要注意繼續討論在實現方法后端流程時的方法、經驗、以及相關的感悟。

根據我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠大于0軟件工程師，硬件工程師中又分為模擬和數字兩大類，演示集成電路設計主要注意除開ADC、DAC、PLL等，數字集成電路設計則更占優勢于實現方法某種特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

要知道，發展到現階段，數字集成電路的設計方法也在EDA工具的幫助之下極其類似軟件開發了，是是的數字集成電路開發象為100元以內步驟：

1、依據需求，自頂向外怎么設計電路模塊，必須明確該數字系統不需要實現什么功能，再具體詳細細分到各個功能模塊。此時的設計圖形式就像為模塊框圖，可以使用visio或其他繪圖軟件利用。這個環節相對于收攏，但十分，而且據需求程度設計大的模塊和指標時，需要要結合實際情況，不然的話到后期會情況無窮的次返工甚至連根本無法提升預定指標。象由德高望重的老前輩，比較有經驗的工程師并且總體設計。

2、定義好各個模塊之后，這一次那是具體詳細利用各個模塊的功能。因為硬件描述語言的存在，我們可以不很輕而易舉的通過硬件描述語言來“寫”出模塊的實現程序方法，在本次實驗中，我在用的是VerilogHDL。具體一點代碼的復雜程度和模塊的復雜程度或者，我在這次實驗中區分的是“八位格雷碼計數器”電路設計。

3、能夠完成“八位格雷碼計數器”的Verilog代碼后，要對該設計并且“前仿真”。正所謂前仿真，通常是就是為了驗正代碼如何確定請看正確的，是否唯一實現方法了所新的規劃的功能。好象不使用modelsim軟件并且仿真設計，仿真設計成功進入下一階段，不順利則是需要回改代碼。

4、前仿真成功了后，也有了功能真確的Verilog設計代碼，此時這個可以將代碼去下載到FPGA板上參與驗證驗證（Quartus，JTAG），驗證順利則證明此設計正確確認無誤后。相對于某些板載顯卡度要求不高且時間的很不安的數字電路設計項目，可以再在用FPGA來實現方法芯片功能。顯然，FPGA這種通用器件是沒法滿足高獨立顯卡、極低功耗、清潔液性高ASIC設計需求的，不能作用于特有簡單啊和粗獷的設計。

5、接下來進入到后端流程。這時不需要有帶的服務器這些價格高昂的EDA工具支持。這都是為什么不硬件技術入門可能比較難的原因之一，如果一個沒有相互過軟件編程的有志青年立志做軟件工程，象一臺電腦，一本書就夠了吧，起碼再買個正版編譯器（VS，Eclipse，DW等），不過要做硬件電路設計，一臺電腦一本書起碼素描PCB。再做最核心的部分，需要在用功能強大的服務器和價格貴得要命的EDA工具，畢竟普通的PC電腦負擔太大不起“后端看專業”的工作需求。但大量linux下的復雜操作也會使人望而生畏。

6、準備著好后端平臺后，就可以將“八位格雷碼計數器”放平臺里，此時馬上不需要考慮到的問題是不使用什么元件庫在內什么工藝？畢竟同時一個與非門，有所不同元件庫有完全不同實現程序細節，MOS管細節可能會都大不相同，至于也要決定工藝，這些工藝的文件不知從何而來于查找廠家（TSMC，CSMS等），這也是個人難以做后端的原因之一——只不過你簡直不可能以自己的名義向臺積電商量工藝庫文件，要知道充當一個涉世未深，無錢無術的初學者，你是難以充滿自信的和人數上萬、資金上億的工藝廠簽訂合同的。當經過精挑細選篩選后（更多情況下是沒得選），確定你想使用的工藝。在本次實驗中，我不使用的是實驗室學長改良過的元件庫，這些TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、當經過一系列配置之后，“八位格雷碼計數器”也曾經的了三個龐大無比的工程文件，我我建議你需要TCL腳本文件進行配置。然后就這個可以參與RTL級綜合考。所謂的RTL級綜合考，事實上是指將Verilog代碼“重新編寫”為綜合工具（我使用的是Encounter）所能無法識別的Verilog代碼。通俗點的講，這個類似于將“文言文”英譯中為“白話文”，也類似C語言中的“編譯”，尚未高級語言翻譯為匯編代碼。其實，理論上可以再寫出RTL級代碼，但這就和就寫匯編語言完全不一樣，復雜程度不言自明。

8、RTL級綜合考結束后，接下來將RTL Verilog導入Encounter通過真正的的后端偏文科類。導入RTL代碼后，還不需要只能說明標準單元庫的LEF文件，并定義電源和地的線名。此時需要一個MMMCconfig配置，流程煩雜，比較多是配置相關文件和器件狀態（TT、SS、FF等）。

9、成功導入配置，接下來的事情是芯片布局設計，即Floorplan。Floorplan是需要系統設置一些基礎參數，如芯片的長寬（面積），丟給管腳的空間，芯片利用率等。長寬比我建議你為0.2-5，急切電路利用率0.85，像是電路利用率0.90，電路利用率0.95。

10、POWER計算，用此為據布好電源線路，主要注意為ring和stripe。.例如，某數字電路芯片功耗為55mW，提升冗余度量到2倍左右，怎么設計為100mW，按照1.8V供電，電流約為60mA，也就是總電源線為60u，如果沒有每條線10u，則六條電源線，兩邊各一條，中間四條。Encounter中有專門的布線配置器。網線布線之后，可以不先Apply，然后申請撤銷剛開始數次。

11、再布置IO管腳。如果沒有晚幾天沒有導入IO，可以原先文件導入（TCL），也這個可以無法按照。

12、Pre-Place，是因為Verilog中往往有很多的module，每個module對應一個布局模塊，布局時應當由注意一點一些布局原則。布局時像是簡單拖拽就可以不。“八位格雷碼計數器”而且僅有一個module，所以不要緊張的布局。

13、布局是一個斷的如何修改和改進之處的過程，Pre-Place之后接受Place，之后參與之后Post-Place。Place之后，是需要接受時鐘樹綜合考（CTS），時鐘樹綜合的目的是為了讓每個信號都在約束的時間內傳輸到下一個時序單元，否則會對芯片的主頻產生影響（主頻是在設計前就定過來的指標），接著在Post-CTS對不條件時鐘約束的部分接受布線調整。

14、布局之后參與布線，即Route，相對于特殊的方法還布線不需要參與SRoute，然后接受Post-Place，這些步驟某種程度上全是“點按鈕”和“配參數”，但后端綜合時你必須有神智的頭腦，前提是明白為什么不要點這些按鈕，在內該配置什么參數。

15、布局布線經由兩次迭代，IO管腳配置好后，也可以Fill全圖，用各層金屬覆蓋未使用的區域。單個“八位格雷碼計數器”而且結構簡單，芯片未完全覆蓋區域會增大。

16、至此，Encounter內的后端綜合考就能夠完成了，可以不文件導出（export）成GDSII格式的網表，和替做DRC，LVS檢查，也是需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端綜合的GDSII文件導出（Streaminto）到Virtuoso里。Virtuoso是一個作用于設計模擬集成電路設計的軟件。將GDSII文件導入該軟件比較多有兩個目的，一是也可以在Virtuoso里做“后仿真”，修改密保經過后端看專業的一系列流程之后，概念芯片有柯西-黎曼方程設計需求，此時的仿真就巳經決定到了延時，電阻，功耗等不好算存在的問題，如果沒有仿真時出現了問題，需要通過返工如何修改，沒有必要時要恢復布局布線。當“后仿真”是從后，還要對該芯片接受DRC和LVS檢查，DRC是查看如何確定行最簡形矩陣所選工藝的要求，畢竟在實際中情況下，一些理論上的值是不現實的東西的，例如過細的線不能生產的產品，柵極間的距離過短肯定會造成短路或，導線和各金屬層之間的電容會影響大電路功能等。LVS是比較好layout和Schematic之間的幾何信息如何確定不一致。二是是可以更方便以后做數模混合芯片設計時接受調和設計，而且模擬集成電路的是真接在Virtuoso中參與的，兩者到最后增強在一起，就是可以進行數模混合集成電路設計。

18、通過完檢查之后，就是可以與工藝需要提供廠家聯系聯系通過加工了，如TSMC。象加工必須跟上來企業的業務流程。總共在1月左右，芯片加工成功，然后直接進入測試3環節。焊，試驗，驗證芯片指標，這些提議改進方案。

到此，一個數字集成電路從概念到實物的整個流程就能夠完成了，每邁一步都愿意研究什么和慢慢回味，從二四譯碼器到復雜的CPU，其流程是都差不多差不多的。經由研一上一個學期的學習，我也都差不多手中掌握了這個流程。以后會非常只有努力的在本專業方向繼續前進，培養訓練核心競爭力。

ka7815引腳圖和參數？

7815為三端固定不動正12V再輸入的集成穩壓器,7815引腳圖如下圖所示.

7815主要參數有：輸出直流電壓＝＋15V，輸出電流L:0.1A，M:0.5A，電壓調整率10mV/V，輸出電阻R0＝0.15Ω，輸入電壓UI的范圍18～20V。因為像是UI要比大3～5V，才能只要集成主板穩壓器工作在線性區。