CPLD支持什么在線調試工具？一、實驗目的1.熟悉CPLD開發軟件的基本使用。2.掌握CPLD邏輯電路的設計方法。3.將使用邏輯分析儀測試和分析數字電路。二、實驗任務和內容1.在CPLD中設計一個多位

CPLD支持什么在線調試工具？

一、實驗目的

1.熟悉CPLD開發軟件的基本使用。

2.掌握CPLD邏輯電路的設計方法。

3.將使用邏輯分析儀測試和分析數字電路。

二、實驗任務和內容

1.在CPLD中設計一個多位計數器電路。設計要求如下:

(1)6位十進制加減計數器，可在運算時改變加法或減法；

(2)輸入最高頻率為1MHz、信號電平為0 ~ 5V的脈沖信號。

(3)6位數碼管動態掃描顯示，顯示亮度均勻不閃爍。

(4)有一個手動復位按鈕。

2.設計電路的軟件模擬。

3.計數電路的CPLD下載和實驗調試。

4.用虛擬邏輯分析儀進行調試和測試。

第三，實驗設備

1.一個電子測量實驗箱。

2.計算機(一臺能夠運行windows2000和圖形控件的計算機)

3.一個函數發生器。

CPLD實驗板一塊。

5.幾根短線

四、實驗原理

4.1 CPLD簡介

可編程邏輯器件(PLD)是20世紀70年代發展起來的劃時代的新型邏輯器件。一般來說，PLD器件是用戶為完成某種邏輯功能而配置的電路。20世紀80年代末，美國ALTERA和XILINX公司采用E2CMOS工藝，分別推出大規模和超大規模復雜可編程邏輯器件(CPLD)和現場可編程門陣列器件(FPGA)。在實現高度集成的同時，這款芯片具有以往LSI/VLSI電路無法比擬的應用靈活性和多配置功能。90年代，CPLD/FPGA發展更為迅速，不僅具有電擦除的特性，還具有邊緣掃描、在線編程等先進特性。此外，外圍I/O模塊擴展了系統的應用范圍和可擴展性。常用的有西林X公司的EPLD和ALTERA、LATTICE公司的CPLD。

CPLD/FPGA的設計開發采用功能強大的EDA工具，通過符合國際標準的硬件描述語言(如VHDL或VERILOG-HDL)進行電子系統設計和產品開發。開發工具的通用性、設計語言的標準化和設計過程幾乎與所用CPLD/FPGA器件的硬件結構無關，因此成功設計的邏輯功能軟件具有良好的兼容性和可移植性，開發周期短。易學易用，開發方便。

雖然CPLD、FPGA等各類PLD器件各有特點和優勢，但都是由三部分組成:(1)二維邏輯塊陣列，構成器件的邏輯核心；(2)輸入/輸出塊(3)與邏輯塊的互連資源連接，連接資源由各種長度的線段組成。組成，還包括用于連接邏輯塊、邏輯塊和輸入輸出部件的可編程連接開關。

CPLD實驗電路板選用ALTERA公司的EPM7128SLC84。EPM7128SLC84的特點是:84個引腳，128個宏單元，2500個等效邏輯門，15ns速度和PLCC84封裝。除了電源引腳、接地引腳、全局控制引腳和JTAG引腳，總共提供64個可用的I/O引腳，可以任意配置為輸入、輸出和雙向。

multisim計數器不動？

柜臺內部有問題，導致建議退出重新進入。